Gameplay Review: 新闻早报
据Tom's Hardware在2026年10月23日发布的分析报道，中国在无法获得极紫外（EUV）光刻机的情况下，依靠深紫外（DUV）光刻和多重图案化技术，成功将芯片制造能力推近至5纳米节点。然而，这一路径伴随着芯片面积增大、良率下降和制造周期延长等高昂代价，业界专家指出，继续依靠DUV向更先进节点推进在经济上已不可行。
绯闻曝光EUV封锁倒逼中国另辟蹊径
自2020年起，美国主导的出口管制严格限制阿斯麦（ASML）向中国出售EUV光刻机。EUV是生产7纳米及以下先进芯片的核心设备，波长仅13.5纳米，能够一次曝光形成精细电路。面对封锁，中国半导体企业转而挖掘老一代DUV光刻设备的潜力。DUV光刻机使用193纳米波长的深紫外光，其单次成像线宽极限约为28纳米。为突破这一极限，中国采用了多重图案化技术，即通过多次曝光、刻蚀和沉积，在晶圆上叠加出更小的线路。Tom's Hardware编辑Chris Stokel-Walker指出：“中国证明了老旧的DUV光刻技术可以被拉伸到远超许多人预期的程度。”
花边消息DUV多重图案化：技术原理与代价
多重图案化（Multiple Patterning）的核心是将一个精细图形拆解为多个较粗糙的层，分别曝光后组合。例如，实现7纳米节点需要4次以上的图案化循环，而接近5纳米节点则可能需要6次甚至更多。每次循环增加约20-30%的工艺步骤，导致掩模成本上升、缺陷概率累积。据Tom's Hardware报道，虽然中国已能在实验室级别达到5纳米级线宽，但良率仅在60%左右，远低于商业量产要求的90%以上。一位不愿具名的半导体制造专家表示：“这些技术权衡意味着进一步推进在经济上可能不可行。”
花边趣闻
成本飙升：芯片面积增大与良率下滑
多重图案化最直接的代价是芯片面积增大。由于图形拆分后需要更多空间来布置边界和冗余结构，同样功能的逻辑电路在DUV多重图案化下的芯片面积比EUV方案增大约30-40%。更大面积的晶圆意味着每片晶圆能产出的芯片数量减少，直接拉高单位成本。同时，多次曝光引入的随机缺陷累积，导致良率显著下降。据行业数据，采用6次图案化工艺时，良率可能低至50%以下。综合计算，使用DUV多重图案化生产5纳米级芯片的总成本，比使用EUV高出约50-70%。
花边爆料时间成本：制造周期延长数倍
除经济成本外，制造时间也成为瓶颈。单次DUV曝光需要光刻胶涂布、对准、曝光、显影等步骤，每个循环约需1-2小时。对于6次图案化工艺，总光刻时间超过12小时，而EUV仅需2-3次曝光即可完成。加上额外刻蚀和清洗步骤，整体制造周期延长至原来的3-4倍。时间延长不仅降低产能，还增加了工序间的污染风险。Tom's Hardware在报道中强调：“更长的制造时间意味着更低的设备和人力效率，这对中芯国际等中国代工厂而言是巨大挑战。”
专家观点：进一步追赶经济上不可行
多位行业分析师警告，DUV多重图案化技术已接近物理和经济极限。要继续推进至3纳米甚至2纳米节点，需要更极端的图案化次数，10次以上的步骤将导致良率趋近于零。路透社此前报道指出，美国对EUV设备的封锁持续收紧，中国短期内无法突破。台积电和三星在5纳米以下节点已全面转向EUV，其单次曝光成本和良率优势是DUV多重图案化无法弥补的。中国半导体行业协会在2026年的一份内部报告中评估，依靠DUV路线最多只能实现5纳米级的有限量产，且成本高昂，仅适用于航空航天、国防等对价格不敏感的领域。
中国半导体自主之路的现状与挑战
尽管DUV多重图案化取得技术进展，但商业化前景黯淡。以下时间线梳理了中美技术博弈下的关键节点：
| 时间 | 事件 | 影响 |
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| 2020年12月 | 美国禁止ASML向中国出口EUV | 中国失去最先进光刻设备入口 |
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| 2022年 | 中芯国际实现14纳米DUV量产 | 证明多重图案化可行性 |
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| 2024年 | 中国实验室实现7纳米级芯片 | 开始探索5纳米级工艺 |
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| 2025年 | 美国扩大DUV设备出口管制 | 限制部分型号DUV对华供应 |
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| 2026年10月 | Tom's Hardware报道中国接近5nm级 | 成本问题凸显，经济性受质疑 |
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这一时间线显示，中国半导体在外部封锁下仍取得局部突破，但每一步都面临技术和管理上的极限挑战。
未来展望：EUV仍是关键胜负手
长远来看，EUV光刻机是先进芯片制造不可或缺的工具，而中国在EUV光源、反射镜等核心技术上的积累仍需5-10年。在此期间，DUV多重图案化可作为特种工艺的补充，但难以支撑主流消费级芯片的大规模竞争。据SEMI预测，2027年全球先进制程（7nm及以下）产能中，中国占比仍将低于3%。中国在5nm级DUV制造上的探索证明了技术韧劲，但若无法获得EUV，其中国先进芯片制造之路将越走越窄。
Q1: 中国能否在不使用EUV的情况下制造出5纳米芯片？
A1: 根据Tom's Hardware报道，中国已通过DUV多重图案化技术在实验室中接近5nm级线宽，但良率仅60%左右，芯片面积增大30-40%，成本比EUV方案高出50-70%，大规模量产不经济。
Q2: DUV多重图案化技术的主要缺点是什么？
A2: 主要缺点包括：芯片面积显著增大，导致每片晶圆产出减少；多次曝光引入大量缺陷，良率下降至60%以下；制造周期延长3-4倍，降低产能并增加污染风险；总成本飙升，无法与EUV方案竞争。
